(926)274-88-54
Бесплатная доставка.
Бесплатная сборка.
График работы:
Ежедневно. С 8-00 до 20-00.
Почта: soft_hous@mail.ru
|
|
Звоните! (926)274-88-54 Бесплатная доставка. Бесплатная сборка. |
Ассортимент тканей График работы: Ежедневно. С 8-00 до 20-00. Почта: soft_hous@mail.ru |
  
|
Читальный зал --> База цифровых устройств ВУ позволяет продолжить ПДП с помощью измвнения сигнала DRQ. В периоды ме) д1у ПДП, когда позволено работать процессору, промежуточные значения ад-расов и счетчика слов хрвнятся в текущих регистрвх. Регастр режима 5 4 3 2 Режим 00 - по трабованию 01 - одиночных передач 10- блочных передач 11 - каскадированная схема Мнкрементирование (0) или декрементирование  Выбор канала 00-0 01-1 10-2 11-3 ип передач 00 - контроль 01 - запись 10-чтение 11 - запрещено Автоинициалмзация О-запрещена 1 - разрешена Решстр управления 5 4 3 2 тексте \Передачи П-П 0 - ззпращены 1 - разрашены  0 - фиксированный 1 - кольцевой Синхронизация 1 0 - нормальная 1 - ускоранная Рис. 6.25. форматы регистроа режима (а) и управления (б) контроллера прямого доступа к памяти Главаб 343 Восьмиразрядный регистр управления РУ программируется процессором, сбрасывается по сигналу RESET или командой Master Clear Формат слоаа управления показан на рис. 6 25, б. Не расшифрованный на рисунке бит 1 имеет следующий смысл. При Do= 0. когда запрещены передачи память-память (П-П). состояние этого бита безраз-пично. При передачах П-П и Di = 1 запрещается, а при Di - О разрешается оставление адреса в канале 0. Регистр состояния PC содержит информацию о текущем состоянии контроллера и может читаться процессором. Четыре младших бита этого регистра устанавливаются кажцый раз при конце счета или появлении внешнего сигнала ЁОР в соответствующем канале и сбрасываются сигналом RESET и при каждом чтении состояния Четыре старших бита устанавливаются, если соответствующие каналы запрашивают обслуживание. Таким образом, PC позволяет определить, какие каналы закончили ПДП и какие требуют его. Четырехразрядный регистр масок РМ имеет биты, соответствующие четырем каналам. Установка бита запрещает действие входного запроса DRQ Если канал не запрограммирован на аатоинициализацию, то по окончании ПДП он вырабатывает сигнал ЁОР, при этом устанавливается бит маски этого канала. Этот бит устанавливается или сбрасывается также программно. Весь регистр устанавливается сигналом RESET, что запрещает запросы до поступления команды сброса регистра Clear tJlask Rg, разрешающей начать прием запросов Регистр запросов РЗ позволяет контроллеру реагировать на запросы ПДП, исходящие от программы. Кащцый канал имеет свой бит в этом четырехразрядном регистре, биты немаскируемы, но подчиняются требованиям приоритетности. Биты устанавливаются и сбрасываются индивидуально программой или сбрасываются после генерации контроллером признака конца счета или внешним сигналом ЕОР. Весь регистр одновременно сбрасывается сигналом RESET. Временный регистр BP используется при передачах типа память-память для временного хранения данных и всегда содержит последний байт, переданный в предыдущей операции, если не сброшен сигналом RESET. Для выбора внутренних регистров контроддера используются четыре линии адреса Аз о, но число регистров байтовой длины (эту единицу измерения нужно принять, т. к. 16-разрядные регистры могут загружаться только двумя передачами по 8 разрядов) превышает возможности адресации четырехразрядными кодами. Поэтому в каналах имеются триггеры счетного типа, пе-реключаюшиеся при последовательных передачах байтов для различения их ло признаку первый/последний и направления в соответствующую часть регистров. Эти триттеры должны быть сброшены до записи новых значений адреса и счета слов для правильного распознавания младших и старших байтов 16-разрядньтх слов. Для этого имеется команда Clear First/Last. Как и две упомянутые выше команды Master Clear и Clear Mask Rg, эта команда выполняется при программировании контроллера. В контроллере, как и в микропроцессоре Intel 8085А, применено мультиплексирование шин для передами старшего байта адреса через шину данных во внешни!! решстр, где этот байт фиксируется сгробом AUSTB. Да.!ее стлрш1!и байт адреса выдается указан!!ыь! внешним регистром, а ш!1на данных используется д,1Я лруг!1Х передач В схеме (см. рис. 6.24) вне1гмгий регистр не показан (он не входит в сос!ав ИС контрмлера). В работ! 1 роллера можно выде.п!ть две фазы - простоя !i активную. В фа-le 1!ростоя контро.ллер hjxoiiitch, ког/аЗ на его вхоцах нет запросов ПДП В этой фазе контроллер может быть за1рограмьшров<ш с полюшью процессора. Состояние iipoipuMMEipveMocrn продолжается и поел- начала леиснши ПДП, ло \юмена, коша Koirrpojnep запросил захвата тин 1спгнал HRQ), но еше не nojiv4ii i oi процессора ответа (сигнал HLD.A) о претоставленгш ПДП. При простое контроллер постоянно (в кал,лом niKiel проверяет лннпп UKQi (не поступил пи ianpoc <ч ВУ) и CS (не обращается ли процессор к регистрам контроллера). В последнем с.1учае лтгнпп адреса .А,- выбирают pcinci-ры, а но стробам IOR и IOVV проттзиодятся чтение \\л\\ заштсь. После поступления сигнала HLD.A, когла npoireccop освободил шшты сис темы, начинаются рабочие состояния контроллера. Шина МПС IOIV RESEt hrq DRQi ro.jKi IOW КПДП lOR MEMW MEMR Рис. 6.26. CvjMa взаимодействия npoqtiucor.i, памяти и внииних усфоисгв г кпитппппером прямого доступа ¥ памяти Они проходит в активной фазе и, ести требуется, вводятся шкгы оячпданпи с учетом синила готовности/неготовноии READY частников обмена (входного спггича котрол.тера) Для пере ич BV , память снсриру101си пары одновременных снгналов 10R п KfbMW ити передач память - ВУ - пары 10VV п МГМК.
ООО «Мягкий Дом» - это Отечественный производитель мебели. Наша профильная продукция - это диваны еврокнижка. Каждый диван можем изготовить в соответствии с Вашими пожеланияи (размер, ткань и материал). Осуществляем бесплатную доставку и сборку. Звоните! Ежедневно! (926)274-88-54 Продажа и изготовление мебели. Копирование контента сайта запрещено. Авторские права защищаются адвокатской коллегией г. Москвы. |