Читальный зал -->  База цифровых устройств 

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 [ 97 ] 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165 166 167 168 169 170 171 172 173 174 175 176

В этом соотношении и далее задержки элементов указываются без учет их разброса При оценке ситуаштй по методу наихудшего случая учитываются предельные значения задержек, максимальные или минимальные.

Рассмотрим процесс чтения дяя микросхемы SRAM тактируемого типа. Выясним вопросы, связанные со временем доступа по адресу Гд, по сигналу выбора tcs и предустановкой адреса относительно сигнала CS Для этою воспользуемся схемой, приведенной на рис. 5.19, на которой показаны тракты прохождения интересующих нас сигналов.

Началом отсчета считаем момент выставления адреса на выходах МП. После этого происходят следующие процессы:

П часть старщего полуадреса поступаег на ЗУ через время Грцр задержки буфера (другая часть старшего полуадреса поступает на дешифратор выработки сигналов CSa );

□ младший полуалрес появляется на входах ЗУ позднее, чем старший, т. к. только через время Ial сигнал ALE задним фронтом загружает регистр, после чего через время задержки регистра 1ко сформируется адрес на входах ЗУ:

П через время Тд после поступления адреса ЗУ вырабатывает выходные данные (Сд - характеристика ЗУ по ТУ);

□ по истечении времени задержек шины и буфера данных (Тщ и Тро) данные появятся на линиях AD7 o микропроцессора, и это должно произойти не позднее, чем в люмент Тдо, определяемый временной диаграммой МП.

Среди перечисленных задержек пояснений требует лишь параметр 1ш - задержка щины. Такая задержка появляется, если ЗУ имеет выходы с открытым коллектором, и при обращении к памяти происходят переключения из нуля в единицу в линиях шины данных (каскады с открытым коллектором медленно формируют положительные фронты). Как правило, подобных ситуаций избегают (например, удерживают линии шины в единичных состояниях при отсутствии на них сигналов, так что при появлении данных происходят только переключения в ноль в соответствующих разрядах). Поэтому в дальнейшем задержку Тщ учитывать не будем.

Таким образом, на основании сказанного должно соблюдаться соотношение :

tAL + tRG + Сд -Н too S tAD.

Интервал Тдр согласно ТУ на МП выражается соотношением

tAD = (5/2 -ь N)T - 225 не,

где Т - длительность такта и N - число тактов ожидания в цикле чтения. Если неравенство удовлетворяется при N = О, то возможна работа без тактов

ожидания. Иначе требуется ввести столько тактов ожидания, сколько потребуется для удовлетворения неравенства.

Из полученного неравенства следует условие, предъявляемое к параметру Ia:

tA S tAD(N) - (tAL + tRG + tBD)-Рассмотрим теперь Т15ебования к параметру памяти tcs- Из отмеченного выше следует, что сигнал CSa (сигнал выбора субмодуля, получаемый декодированием нескольких старших разрядов адреса) появляется на входе элемента ИЛИ с номером три через время teuF + toe Нулевой сигнал на нт1жнем входе этого элемента ИЛИ появится позднее и определит тем самым момент поступления сигнала CSn на вход ИС памяти. Этот сигнал, обозначенный как STB. появится в момент времени t: + 1цли + <и, гае *АС параметр временной диаграммы МП (интервал между моментами выставления адреса и строба чтения). По истечении времени задержки элемента ИЛИ на входе С8и сформируется сигнал выбора субмодуля. После этого памяти потребуется время tcs для подготовки выходных данных, которые после задержки в буфере данных появятся на линиях AD-Q микропроцессора, что должно произойти не позднее, чем в момент времени Iad-Из сказанного следует условие:

1ас + 21или + и + tcs + tBD s tAD, на основании которого предъявляется требование к величине tcs:

tcs s tAD - (tAC + 21или + tn + tBD)-Разность времен появления сигналов С8и и адреса на входах ИС памяти определит их предустановку в схеме:

tsU(A-CS).CX = tAC + 21или + 1и ~ (tAL + tRC)-требуется соблюдение условия;

tsU(A-CSl.CXS tsu(A-CS).Ty,

где tsu(A-cs).Ty - параметр памяти.

К процессам завершения цикла чтения тоже предъявляются определенные требования. Необходимо, чтобы старые данные бьши сняты с шины данных AD7 o раньше, чем появится новое значение адреса (в следующем цикле). Временные диаграммы МП определяют интервал от конца строба чтения до появления нового адреса Ira как величину Т/2 - 10 не. В паспортных данных ИС памяти имеется параметр Idisccs) - время запрещения данных после снятия сигнала CS. Временные соотношения сигналов для процесса завершения чтения (рис. 5.20) учитывают, что сигнал Си будет снят после окончания сигнала RD через время, равное суммарной задержке эле-

ментов ИЛИ с номером два, И и ИЛИ с номером три На основании рисунка можно записать соотношение:

tDIS(CS) S tRA - (21или + и)-

газ,

С5 ..

новый адрес

Рис- 5.20. Временные диаграммы сигналов для завершения цикла чтения из памяти

В цикле записи следует обеспечить выбор ячейки только после ее четкой адресации и предотвраттъ обращение к иным, кроме выбранной, ячейкам. Первое условие требует определенной предустановки адреса относительно строба записи на входах ИС памяти, второе - полного отключения от трактов записи предьщущей ячейки до начала нового цикла.

Согласование временных диаграмм памяти и МП для быстродействующих систем оказывается сложной задачей. В таких системах сами временные интервалы диаграмм малы, и их сдвиги из-за паразитных задержек сильно усложняют построение работоспособных схем. В последнее время решение этой проблемы находят в разработках синхронных ЗУ. Синхронные динамические ЗУ с конвейерной организацией тракта передачи данных рассмотрены в § 4.8. Такие же по архитектуре ЗУ появляются и в микросхемах статической памяти.

Схемы реализации безусловного программного ввода/вывода

Для схем подключения внешних устройств к шинам МПС ранее был рассмотрен пример с линейной селекцией ВУ, удобной при малом их числе в системе. Возможностями подключения большого числа ВУ (до 256 ВУ ввода и 256 ВУ вывода при восьмиразрядных адресах) обладает вариант адресуемых портов-

Программный ввод/вывод, осуществляемый по инициативе программы, может быть безусловным или условным. Первый способ возможен при обмене с всегда готовым ВУ, второй требует учета готовности ВУ к операциям ввода/вывода. При условном обмене могут возникать потери времени на ожидание готовности ВУ Алгоритм обмена с ожиданием готовности (рис. 5.21, а) таков, что МП может зависать в цикле ожидания готовности ВУ, причем при работе с ВУ малого быстродействия время ожидания может

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 [ 97 ] 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165 166 167 168 169 170 171 172 173 174 175 176

ООО «Мягкий Дом» - это Отечественный производитель мебели. Наша профильная продукция - это диваны еврокнижка. Каждый диван можем изготовить в соответствии с Вашими пожеланияи (размер, ткань и материал). Осуществляем бесплатную доставку и сборку.



Звоните! Ежедневно!
 (926)274-88-54 
Продажа и изготовление мебели.

Копирование контента сайта запрещено.
Авторские права защищаются адвокатской коллегией г. Москвы.