(926)274-88-54
Бесплатная доставка.
Бесплатная сборка.
График работы:
Ежедневно. С 8-00 до 20-00.
Почта: soft_hous@mail.ru
|
|
Звоните! (926)274-88-54 Бесплатная доставка. Бесплатная сборка. |
Ассортимент тканей График работы: Ежедневно. С 8-00 до 20-00. Почта: soft_hous@mail.ru |
  
|
Читальный зал --> База цифровых устройств Запрос незамаскированного канала порождает запрос прерывания HRQ для процессора, реализующего один из четырех вариантов ПДП, указанных 7 и 6 битами регистра режима. Подробная схема взаимодействия блоков в микропроцессорной системе с ПДП дана на рис. 6.26. Выводы и сигналы контроллера Выводы и сигналы контроллера имеют следующий смысл: D7-0 двунаправленные линии системной ШД с тремя состояниями; RESET сброс внутренних регистров контроллера и внешних выходных управляющих сигналов. Сброс регистра режима РР дезактивирует контроллер, он перестает реагировать на запросы ПДП до выполнения программы инициализации; CLK тактовый сигнал синхронизации (обычно сигнал Ф2 от микропроцессора). JOW в режиме программирования это входной сигнал, осуществляющий запись в тот или иной регистр контроллера, в режиме ПДП - выходной сигнал, стробирующий запись байта в ВУ; iOR в режиме программирования входной сигнал чтения того или иного регист- ра контроллера, в режиме ПДП - выходной, стробирующий введение данных от ВУ; Аз-о пинии адреса, в режиме программирования входные, адресуют регистры контроллера, в режиме ПДП - выходные, дают 4 мледших разряда едреса. формируемого контроллером; CS в режиме программирования разрешает работу контроллера, в режиме ПДП отключен. Вырабатывается дешифрацией едреса контроллера; а7-< линии адреса, формируемого контролпером а режиме ПДП, в других ре- жимах переходят в третье состояние; READY готовность. Отсутствие этого сигнала переводит контроллер в состояние ожидания. Сигнал используется, если быстродействие основной памяти недостаточно для работы в синхронизме с ВУ, и тогда он удлиняет циклы обращения к памяти; MEMW сигналы записи и чтения памяти в режиме ПДП. В циклах чтения и записи Ui£ljlf( контроллер вырабатывает парные сигналы IOW и MEMR или IOR и MEMW; HRQ (Hold Request) запрос захвата шин, выдается контроллером микропроцессору на его вход HOLD при наличии запроса от ВУ; HLDA подтверждение захвата, поступает от МП и разрешает переход в режим ПДП; AEN (Address Enable)- разрешение адреса, указывает на режим ПДП. может быть использован для блокировки шин адреса в ругих устройствах с целью запрета их ошибочной работы. Переводит едресные шины невыбранных устройств в третье состояние; ADSTB сигнал выдачи едреса, разрешающий запись старшего байта адреса, вырабатываемого контроллером, по ШД во внешний регистр-защелку, хранящий едрес до конца цикла; DRQ. запрос ПДП, формируемый ВУ Для перадачи одного байта должен быть (1 = 0...3) снят внешним устройством по получении сигнала DACK, от контролпера Для передачи массива данных должен удерживаться ВУ до получения от контролпера сигнала ТС. Входы DRQ, имеют фиксированные приоритеты (у DRQo высший) или круговой приоритет; DACK подтверждение (разрешение) ПДП. Информирует ВУ о предоставпении О = 0...3) ему очередного цикла ПДП. Устанавливается и сбрасывается для передачи каждого байта данных. Вырабатывается согласно приоритетам входов DRQ,; ЁОР двунаправленный, информирует о завершении ПДП, генерируется в конце счета самим контроллером, может поступать извне. Появление внутреннего или внешнего ЕОР заставляет контроллер прекратить ПДП, сбросить запрос и. если разрешена автоинициализация, загрузить текущие регистры канала от базовых. Работа контроллера поясняется временной диаграммой (рис. 6.27). В исходном состоянии So, запрограммированный контроллер ожидает запросы ВУ. По линиям DRQ ВУ сообщают о своей готовности к обмену. Получив сигнал DRQ. контроллер транслирует его в запрос для МП по его входу HOLD выдачей сигнала HRQ, сигнализирующего о необходимости отключения МП от системной шины. В состоянии So? контроллер ожидает отключения МП. Попучив сигнал HLDA, контроллер определяет канап с высшим приоритетом и начинает сам упрвалять шинами. Собственно обмен начинается с состояния Si. в котором подготавливается едрес ячейки памяти и вырабатывается сигнал AEN. блокирующий реакцию других ВУ на выставпенный контроллером едрес. На шине едресов выставляется мледший байт адреса А7...А0, а на шине данных - старший Ais.-.As. Старший байт сопровождается сигналом ADSTB, записывающим его во внешний регистр для последующей непрерывной выдачи на соответствующие пинии шины едресов Без вмешательства процессора передается блок данньгх. В состоянии Sz вырабатываются сигналы чтения ВУ ICR или памяти MEMR в зависимости от направления обмена. В состоянии Sa происходит запись в ВУ или память. В этом состоянии контроллер может находиться произвольное число тактов в зависимости от готовности памяти (при ожидании). При записи для управления памятью выдается сигнал MEMR (дляВУ- IOW). В состоянии S4 во время передачи последнего байта выдается сигнал конца счета и проводится подготовка к следующему циклу. Возможность организации передач типа память-память позволяет простыми средствами перемещать блок данных из одной области адресного пространства в другую. Установка младшего бита регистра управления определяет использование каналов О и 1 для передач память-память . Передачи начинаются программной установкой запроса DRQ в канале 0. После подтверждения ПДП сигналом HLDA контроллер читает данные из области памяти соответственно адресам в регистре текущего адреса канала О, которые формируются обычным способом (инкрементированием или декрементированием регистра адреса в зависимости от программирования). Прочитанный байт помешается в регистр временного хранения BP. Затем канал 1 выполняет операцию перс-дачи из BP в память соответственно текущим адресам в своем адресном регистре. Регистр счета слов канала 1 декрементируется. Когда в ходе передач текущий регистр счета слов канала 1 обнулится (точнее перейдет в состояние FFFFH), генерируется признак конца счета, обуслаштиваюший появление сигнала ЕОР, прекращающего ПДП-обслуживание. CLK DRQ ADSTB AEN MEMR. ГОТ? MEMW.roW READY
Рис. 6.27. Временные диаграммы работы контроллера прямого доступа к памяти Для увеличения числа каналов ПДП несколько контроллеров мотут обьеди-няться в многоуровневую схему с подключением линий HRQ и HLDA контроллеров следующего яруса к входам DRQ и DACK предыдущего. На рис. 6.28 приведен пример двухуровневой схемы с двумя контроллерами во втором ярусе, что позволяет получить 8 каналов ПДП. Если использовать показанным образом все четыре канала контроллера первого яруса, получится схема с 16 каналами. Запросы контроллеров второго яруса распространяются через схемы при-ортета первого яруса. Контроллер первого яруса именно для этого и ис-
ООО «Мягкий Дом» - это Отечественный производитель мебели. Наша профильная продукция - это диваны еврокнижка. Каждый диван можем изготовить в соответствии с Вашими пожеланияи (размер, ткань и материал). Осуществляем бесплатную доставку и сборку. Звоните! Ежедневно! (926)274-88-54 Продажа и изготовление мебели. Копирование контента сайта запрещено. Авторские права защищаются адвокатской коллегией г. Москвы. |
||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||