(926)274-88-54
Бесплатная доставка.
Бесплатная сборка.
График работы:
Ежедневно. С 8-00 до 20-00.
Почта: soft_hous@mail.ru
|
|
Звоните! (926)274-88-54 Бесплатная доставка. Бесплатная сборка. |
Ассортимент тканей График работы: Ежедневно. С 8-00 до 20-00. Почта: soft_hous@mail.ru |
  
|
Читальный зал --> Программные средства foundation тектуры. Если бы вы поместили объявление сигналов AVALID и BVALID в определение объекта и указали бы, что они являются выходными сигналами вида out, то в архитектуре можно было бы использовать тот же самый подход, но при этом вам пришлось бы объявить внутри процесса локальные переменные, соответствующие сигналам AVALID и BVALID. Обратите также внимание на то, что мы включили AVALID и BVALID В список чувствительности процесса. Хотя, строго говоря, делать это не обязательно, однако такой шаг предотвратит появление предупреждений, которые в противном случае стал бы выдавать компилятор по поводу использования значений сигналов, которых нет в списке чувствительности. Табл. 6.26. Поведенческая VHDL-программа для двойного приоритетного шифратора library IEEE; use IEEE.std logic 1164.all; use IEEE.std logic arith.all; entity Vprior2 is port ( R: in STD.LOGIC.VECTOR (0 to 7); A, B: out STD.LOGIC.VECTOR (2 downto 0); AVALID, BVALID: buffer STD.LOGIC end Vprior2; architecture Vprior2 arch of Vprior2 is begin process(R, AVALID, BVALID) begin AVALID <= 0; BVALID <= 0; A ООО ; В <= ООО ; for i in О to 7 loop if R(i) = 1 and AVALID = 0 then A <= C0W STD L0GIC VECT0R(i,3); AVALID <= 4; elsif R(l) = 1 and BVALID = 0 then В <= C0KV STD L0GIC VECT0R(i.3); BVALID <= 1; end if; end loop; end process; end Vprior2 arch; Возможен также другой подход к созданию двойного приоритетного шифратора с вложенным оператором i f . Пример программы, реализующей этот подход, приведен в табл. 6.27. Такой подход приводит к более длинной программе с большим числом возможных сбоев, но, с другой стороны, этот вариант может дать лучший результат синтеза; единственный способ узнать возможности конкретной программы состоит в том, чтобы синтезировать схему и проанализировать результаты с точки зрения задержки и числа логических ячеек или вентилей. Табл. 6.27. Другой вариант VHDL-архитектуры для двойного приоритетного шифратора architecture Vprior2i arch of VpriorS is begin processCR, A, AVA:,ID, BVALID) begin if R(0) = 1 then A <= ООО ; AVALID <= 1 elsif R(l) = 1 then A <= 001 ; AVALID <= 1 elsif R(2) = 1 then A <= OlO ; AVALID <= Ч elsif R(3) = 1 then A <- Oil ; AVALID i elsif R(4) -4 then A <= 100 ; AVALID <= Ч elsif R(5) =4 then A <= 101 ; AVALID <= 1 elsif R(6) 1 then A <= 110 ; AVALID <= 1 elsif R(7) = Ч then A <= 111 ; AVALID <= Ч else A <= ООО ; AVALID <= 0 end if; if R(l) = Ч and A /= 001 then В <= 001 ; BVALID <= 1 elsif R(2) = 1 and A /= 010 then В 010; BVALID <= 1 elsif R(3) = 4 and A /= Oil then В <= Oil ; BVALID <= 1 elsif R(4) 1 and A /= 100 then В < 100 ; BVALID <= 1 elsif R(5) = 1 and A /= 101 then В <= 101 ; BVALID < = 1 elsif B(6) = Ч and A /= HC then В < 110 ; BVALID <= 1 elsif R(7) = 1 aad A /= ill then В <= 111 ; BVALID <= 1 else В <= ООО ; BVALID <= 0 end if; end process; end Vprior2i arch; Вложенные операторы if и for могут приводить в процессе синтеза к появлению цепочек с большими задержками. Чтобы гарантировать получение быстрого двойного приоритетного шифратора, необходимо при проектировании следовать структурному или полуструктурному подходу. Можно, например, начать с описания модели быстрого 8-входового приоритетного шифратора в стиле потока данных, используя идеи, нашедшие свое отражение в принципиальной схеме ИС 7148, приведенной на рис. 5.50, или в соответствующей программе на языке ABEL (табл. 5.24). Затем можно два таких шифратора поместить в одну структуру, где для нахождения входа со вторым по старшинству приоритетом исключается вход с высшим приоритетом, чтобы найти второй вход, как это было в схеме, изображенной на рис. 6.6. 6.3.4. Расширение компараторов Каскадное включение компараторов является чем-то таким, что мы обычно не стали бы делать в поведенческой модели, написанной на языке VHDL, потому что этот язык и пакет IEEE std logic arith позволяют нам непосредственно определять компараторы любой желаемой длины. Однако, в действительности может потребоваться запись структурных или полуструктурных VHDL-программ, которые специальным образом включают меньшие компоненты компаратора для получения высокой эффективности. library IEEE; use IEEE.std logic 1164.all; use IEEE.std logic uiisigiied,all; entity сошр64 is port ( A, B: in STD.LOGIC.VECTOR (63 downto 0); EQ. GT: out STD.LOGIC ); end сошр64; architecture comp64.arch of cosp64 is begin EQ <= Ч when A = В else 0; GT <= 1 when A > В else 0; end cogp64 arch; Альтернативой может служить последовательное включение таких, например, меньших компонентов, как 8-разрядные компараторы. В табл. 6.29 представлена поведенческая модель 8-разрядного компаратора. Развитые программные средства синтеза могут по этой программе создать очень быстрый компаратор, но даже при меньших возможностях профаммных средств можно быть уверенным, что в любом случае такой компаратор будет значительно более быстрым, чем 64-разрядный компаратор. Табл. 6.29. VHDL-программа для 8-разрядного компаратора library IEEE; use IEEE.std logic 1164.all; use IEEE.std.logic.unsigned.all; entity comp8 is port (A, B: in STD.LOGIC.VECTOR (7 downto Q); EQ, GT: out STD.LOGIC ); end comp8; architecture compS.arch of compS is begin EQ <= 1 when A = В else 0; GT <= -l when A > В else 0; end сошрв.агсЬ; В табл. 6.28 приведена простая поведенческая модель 64-разрядного компаратора с выходами равно и больше чем . В этой программе используется пакет ШЕЕ std logic unsigned, чьи встроенные функции сравнения автоматически воспринимают все сигналы типа STD L0GIC VECT0R как целые числа без знака. Хотя эта программа безусловно синтезируема, быстродействие и размеры результирующей схемы зависят от интеллектуальных возможностей тех программных средств, которыми вы пользуетесь. Табл. 6.28. Поведенческая VHDL-программа для 64-разрядного компаратора ООО «Мягкий Дом» - это Отечественный производитель мебели. Наша профильная продукция - это диваны еврокнижка. Каждый диван можем изготовить в соответствии с Вашими пожеланияи (размер, ткань и материал). Осуществляем бесплатную доставку и сборку. Звоните! Ежедневно! (926)274-88-54 Продажа и изготовление мебели. Копирование контента сайта запрещено. Авторские права защищаются адвокатской коллегией г. Москвы. |