(926)274-88-54
Бесплатная доставка.
Бесплатная сборка.
График работы:
Ежедневно. С 8-00 до 20-00.
Почта: soft_hous@mail.ru
|
|
Звоните! (926)274-88-54 Бесплатная доставка. Бесплатная сборка. |
Ассортимент тканей График работы: Ежедневно. С 8-00 до 20-00. Почта: soft_hous@mail.ru |
  
|
Читальный зал --> Программные средства foundation CQ(min) Минимальная задержка в регистре HREG от входа CLK к выходу Q; в качестве заниженной оценки этой величины принимается 0. scLK Период сигнала SCLK. Поскольку сигналы RCLK и SCLK асинхронны, задержка между моментом возникновения сигнала NEWBYTE и моментом его фиксации в триггере FF1 по фронту сигнала SCLK может равняться одному периоду этого сигнала. scLK После того, как сигнал NEWBYTE обнаружен триггером FF1, проходит еще один период сигнала SCLK, прежде чем возникнет сигнал SLOAD. scLK Значения сигналов на шине SBYTE зафужается в регистр SREG на следующем такте после возникновения сигнала SLOAD, Таким образом, t = 3t + t + t + t - t. Чтобы завершить анализ, необходимо определить еще несколько параметров: Время удержания регистра SREG. rec Время восстановления SR-защелки, минимально допустимое время между переходами S и R на неактивный уровень (см. замечание, вынесенное за пределы основного текста, в конце раздела 7.2.1). Чтобы значения сигналов на шине SBYTE были успешно зафужены в регистр SREG, они должны оставаться неизменными, по крайней мере, до момента t + t. Момент времени, когда значения сигналов SBYTE изменяются, равен плюс 8 периодов сигнала RCLK плюс tQ/y Следовательно, для надлежащей работы схемы необходимо, чтобы выполнялось неравенство: end + h - start + rCLK- В случае максимальной задержки мы подставляем в это неравенство t = t + + rjj и, вычитая из обеих его частей, получаем; maxd + h - rCLK- Подставляя значение t и выполняя преобразования, получим следующее условие правильной работы схемы: 3sCLK + cQ + sQ + su + h9RCLK- (-D Это очень плохо. Даже если предположить, что задержки t, (, t и совсем малы, все же 3?. (90 не) плюс что-то заведомо больше, чем 9t (тоже 90 не). Значит, это устройство никогда не будет работать как следует при максимальной задержке. Но даже если результат анализа времени задержки бьш бы хорошим, то и в этом случае нам все же следует рассмотреть требования, которым должна удовлетворять схема SCTRL, чтобы этот узел работал как надо. В частности, необходимо гарантировать, что импульс SYNC, относящийся к следующему байту, не окончится раньше, чем через время t после того, как будет снят сигнал SLOAD, относящийся к предыдущему байту. Таким образом, мы получаем еще одно условие правильной работы: end + CQ + rec start + rCLK + cQ(mm)- Производя подстановки и выполняя такие же преобразования, как и раньше, мы приходим к еще одному требованию, которое не удовлетворяется в нашем устройстве: 3SCLK +2CQ + SQ + su + гес 9rCLK- (8-2) Можно несколькими способами внести изменения в устройство, чтобы удовлетворить требованиям, предъявляемым к нему в худшем случае. В начале нашего рассмотрения мы уже упоминали о мошенничестве , когда сигнал SYNC вырабатывается за один период сигнала RCLK до того, как данные оказываются записанными в регистр HREG; действительно, сигнал SYNC можно было бы выставлять и еще раньше. Если так поступать, то это поможет нам удовлетворить требованиям, относящимся к случаю максимальной задержки за счет уменьшения величины, стоящей справа в полученных соотношениях. Если, например, сигнал SYNC возникал бы на два периода сигнала RCLK раньше, то вместо 8?[(jj, в правой части неравенств можно было бы написать 6tQi- Но бесплатный сыр бывает только в мышеловке : мы не можем выставлять сигнал SYNC сколь угодно рано. Нам необходимо рассмотреть также случай мингшальной задержки, чтобы гарантировать фактическое наличие нового байта в регистре HREG, когда значения сигналов на шине SBYTE будут зафужаться в регистр SREG. Минимальная задержка / между моментами и складьшается из следующих составляющих: - 5JCLK Минус п периодов сигнала RCLK, интервал времени в обратном направлении между моментом / и фронтом сигнала SYNC. В исходном варианте устройства и = 1. CQ(mm) минимальная задержка между фронтом сигнала RCLK и моментом установления сигнала SYNC; в качестве заниженной оценки принимается значение 0. Это задержка, с которой вырабатывается сигнал NEWBYTE, также полагаемая равной 0. -Минус время удержания триггера FF1 на рис. 8.106. Сигнал NEWBYTE может возникнуть к концу времени удержания и все же оказаться обнаруженным. ViLK Равное нулю число периодов сигнала SCLK. Может случиться так, что на наше счастье фронт сигнала SCLK придется как раз иа момент окончания времени удержания триггера FF1. scLK Задержка на один период сигнала SCLK, с которой, как и ранее, возникает сигнал SLOAD. scLK Задержка на один период сигнала SCLK, с которой, как и ранее, происходит зафузка значений сигналов на шине SBYTE в регистр SREG. Другими словами, t = 2t-t- nt. В этом случае мы должны гарантировать, что новый байт достигнет выходов регистра HREG к моменту начала времени установления регистра SREG; следовательно, должно выполняться неравенство: где t- максимальная задержка в регистре HREG от тактового входа до выхода. Подставляя t = t + t и вычитая с обеих сторон, получаем: mmd su ~ со Подставляя значение t и производя преобразования, мы приходим к окончательному условию: Если, например, каждая из величин t, t и равна 10 не, то максимальное значение п равно 3; нельзя вырабатывать сигнал SYNC более чем на два периода тактового сигнала ранее его первоначального положения, указанного на рис. 8.108. В зависимости от других значений задержек этого может быть достаточно для решения проблемы в случае максимальной задержки, но может быть и не достаточно; для конкретного набора компонентов этот вопрос рассматривается в задаче 8.95. Может случиться так, что сдвиг импульса SYNC в сторону более раннего времени недостаточен для юмпенсащ1и задержек или его нельзя осуществить в той или иной системе. Существует другое решение проблемы, которое всегда можно осуществить. Оно состоит в увеличении времени между последовательными переносами данных из части схемы, работающей с одним тактовым сигналом, в часть схемы, работающую с другим тактовым сигналом. Это всегда возможно за счет переноса каждый раз большего числа битов. В интерфейсе сети Ethernet, например, мы могли бы собирать по 16 битов в той части устройства, где переключение происходит по сигналу RCLK, и переносить по 16 битов зараз в часть устройства с переключением по сигналу SCLK. В результате фигурировавшая ранее величина rclk заменяется на ti и тем самым обеспечивается гораздо больший запас по времени для случая максимальной задержки. Перенося за один раз 16 битов в часть устройства, работающую по тактовому сигналу SCLK, мы можем затем разбить их на два 8-битовых отрезка, если нужно обрабатывать данные побайтно. Характеристики устройства можно улучшить, видоизменив схему узла SCTRL. На рис. 8.109 показан вариант этой схемы, в котором сигнал SLOAD вырабатьшается непосредственно триггером, на вход данных которого поступает сигнал NEWBYTE. При этом сигнал SLOAD появляется на один период сигнала SCLK раньше, чем в нашей исходной схеме SCTRL. Кроме того, раньше сбрасывается SR-защелка. Эта схема работает только в том случае, если оказываются выполненными следующие существенные предположения: 1. Дяя триггера FF1 приемлемым является уменьшенное время выхода из метастабильности, равное интервалу времени, в течение которого сигнал SCLK остается на высоком уровне. Метастабильность должна разрешиться до того, как сигнал SCLK перейдет на низкий уровень, так как в этот момент произойдет сброс SR-защелки, если сигнал SLOAD будет иметь высокий уровень. 2. Время установления регистра SREG по входу CLKEN (рис. 8.102) меньше или равно времени, в течение которого сигнал SCLK пребывает на низком уровне. Если справедливо предыдущее предположение, то сигнал SLOAD, поданный на вход CLKEN, может оставаться метастабильным до тех пор, пока сигнал SCLK не перейдет на низкий уровень. ООО «Мягкий Дом» - это Отечественный производитель мебели. Наша профильная продукция - это диваны еврокнижка. Каждый диван можем изготовить в соответствии с Вашими пожеланияи (размер, ткань и материал). Осуществляем бесплатную доставку и сборку. Звоните! Ежедневно! (926)274-88-54 Продажа и изготовление мебели. Копирование контента сайта запрещено. Авторские права защищаются адвокатской коллегией г. Москвы. |