(926)274-88-54
Бесплатная доставка.
Бесплатная сборка.
График работы:
Ежедневно. С 8-00 до 20-00.
Почта: soft_hous@mail.ru
|
|
Звоните! (926)274-88-54 Бесплатная доставка. Бесплатная сборка. |
Ассортимент тканей График работы: Ежедневно. С 8-00 до 20-00. Почта: soft_hous@mail.ru |
  
|
Читальный зал --> Программные средства foundation Другой способ навязать то или иное кодирование состояний без обращения к внешним пакетам и без учета признаков при синтезе заключается в более явном задании регистра состояний с помощью обычных логических типов данных. Этот подход представлен в табл. 9.15. Здесь сигнал Sreg определен как 4-разрядный дует исполнять оператор case. В зависимости оттого, когда проверяется сигнал RESET, - до проверки поступления фронта тактового сигнала или после, - реализуется асинхронный или синхронный сброс (см. задачу 9.10). Так как же насчет кодирования состояний? Табл. 9.13 не содержит никакой информации о том, как должны присваиваться комбинации переменных состояния состояниям с теми или иными именами. Ничего не известно даже о том, сколько необходимо двоичных переменных состояния. Средства синтеза вольны связывать с идентификаторами перечислимого типа любые целые числа или двоичные комбинации, какие им только понравятся, но в типичном случае состояниям будут поставлены в соответствие целые числа, начиная с О, в том порядке, в каком перечислены их имена. Затем для представления этих чисел будет использовано наименьшее возможное число битов, равное flogjsl при наличии Л состояний. Таким образом, синтез по профамме из табл. 9.13 будет происходить с тем же самым простейшим кодированием состояний, которое было выбрано нами в исходном примере (см. табл. 7.7). Однако средствами языка VHDL можно заставить компилятор принять какой-то другой способ кодирования. Один из способов навязать определенное кодирование состояний заключается в употреблении оператора attribute , как это сделано в табл. 9.14. Здесь enum encoding -определяемый пользователем признак, значением которого является строка, указывающая, какое именно кодирование путем перечисления должно быть использовано средствами синтеза. Процессор языка VHDL игнорирует это значение, но передает имя признака и его значение средствам синтеза. Признак enum encoding определен в большинстве средств синтеза и известен им, в том числе средствам синтеза фирмы Synopsys, Inc. Заметьте, что профаммой должен использоваться пакет attributes фирмы Synopsys; это необходимо для того, чтобы VHDL-компилятор распознал enum encoding как законный определяемый пользователем признак. Между прочим, кодирование состояний, указанное в последней программе, эквивалентно почти прямому кодированию из табл. 7.7. Табл. 9.14. Исполь- library IEEE; зование признака use IEEE.std logic 1164.all; для того, чтобы зас- library SYSOPSYS; тавить средства use SYNOPSYS,attributes.all; синтеза кодировать состояния по прави- architecture smexampe arch of smexamp is перечисления type Sreg type is (INIT, AO, AI, ОКО, OKI); attribute enum eiicoding of Sreg type: type is 0000 0001 0010 0100 1000 ; signal Sreg; Sreg type; library IEEE; use IEEE.std logic 1164.all; architectiire sinexajspc arch of smexamp is subtype Sreg type is STD.LOGIC.VECTOR <1 to 4); constant INIT: Sreg.type := 0000 ; constant AO : Sreg type := 0001 ; constant Al : Sreg type := 0010 ; constant QKO : Sreg type ;= 0100 ; constant OKI : Sreg type := 1000 ; signal Sreg: Sreg type; Возвращаясь к нашей исходной VHDL-профамме в табл. 9.13, отметим, что возможна еще одна интересная модификация. Исходной профаммой определяется обычный конечный автомат Мура со структурой, показанной на рис, 9.8(a). Что произойдет, если мы преобразуем оператор избирательного присваивания выходной логики в оператор case и переместим его в процесс, осуществляющий переходы из одного состояния в другое? Поступив так, мы создадим автомат, который в результате синтеза, вероятнее всего, будет иметь структуру, показанную на рис. 9.8(b). По существу, это автомат Мили с конвейерными выходами, и его поведение неотличимо от поведения исходного автомата, за исключением временных характеристик. Мы сократили задержку распространения от входа CLOCK до выхода Z, вырабатывая сигнал Z непосредственно на регистровом выходе, но одновременно с этим увеличилось требуемое время установления сигналов А и В по отношению к сигналу CLOCK из-за дополнительной задержки на прохождение сигнала через выходную логику ко входу D выходного регистра. Все решения задачи построения рассматриваемого конечного автомата, о которых шла речь до сих пор, основывались на таблице состояний, которую мы первоначально составили вручную в разделе 7.4.1. Можно, однако, написать VHDL-профамму непосредственно, без составления таблицы состояний вручную. Основная идея упрощения следует из исходной формулировки задачи, приведенной в начале данного раздела, и состоит в исключении последнего значения входного сигнала А из определения состояний. Вместо этого предусматривается наличие отдельного регистра LASTA для отслеживания упомянутой величины. В этом случае необходимо определить только два состояния, помимо исходного состояния INIT: состояние LOOKING ( смотреть дальше в ожидании совпадения ) и состояние ОК ( имеет место совпадение двух последовательных значений А или сигнал В остается равным 1 с момента последнего совпадения ). VHDL-архитектура, реализующая этот подход приведена в табл. 9.16. В процессе, возбуждаемом сигналом элемент типа STD LOGIC VECTOR и введены константы, позволяющие повсюду в профамме ссылаться на состояния по их именам. Никаких других изменений в программе не требуется. Табл. 9.15. Использование обычной логики и констант для задания способа кодирования состояний CLOCK, первый оператор присваивания создает регистр LASTA, а оператор case создает автомат с тремя состояниями. В ютнце программы выходной сигнал Z определяется как результат простого комбинационного обнаружения состояния ОК. clock- Лотка переходов А в;
J Регистр состояния  Выходная логика vtta Areg se..ect 2 <- 0 вдет ..Ч1Т iJ t i)a r ОКО i oni. Sreg =i>Z CLOCK - Логика переходов A, В:
Выходная логика
~\ Регистр состояния It CLOCKevent aad OLCCK . i tb n I Выходной регистр Sreg if азскevent oci алск - v Рис. 9.8. Структура конечных автоматов, подразумеваемая VHDL-програм-мами: (а) автомат Мура с комбинационной выходной логикой; (Ь) конвейерный автомат Мили с выходным регистром коварное время При записи VHDL-архитектуры, соответствующей схеме нарис. 9.8(b), очень важно добавить сигнал Sreg в список чувствительности процесса. Действительно, значение Z определяется оператором case выходной логики как функция от значения Sreg. При первом исполнении процесса с приходом нарастающего фронта тактового сигнала значение Sreg повсюду соответствует старому состоянию автомата. Это имеет место потому, что Sreg является сигналом, а не переменной. Как было объяснено в разделе 4.7.9, сигналы, изменяющиеся внутри процесса, не принимают новых значений до тех пор, пока не будет сделан по крайней мере один элементарный сдвиг по времени после того, как процесс начал исполняться. Помещая Sreg в список чувствительности, мы гарантируем, что процесс будет повторен, так что конечное значение Z будет выработано с учетом нового значения Sreg. ООО «Мягкий Дом» - это Отечественный производитель мебели. Наша профильная продукция - это диваны еврокнижка. Каждый диван можем изготовить в соответствии с Вашими пожеланияи (размер, ткань и материал). Осуществляем бесплатную доставку и сборку. Звоните! Ежедневно! (926)274-88-54 Продажа и изготовление мебели. Копирование контента сайта запрещено. Авторские права защищаются адвокатской коллегией г. Москвы. |